第3章：Verilog RTL記述とシミュレーション（初学者検証版）

本章では、ハードウェア記述言語であるVerilog HDLの基礎を学び、Lチカ（LED点滅カウンタ）の回路を記述します。さらに、記述した回路が狙い通りに動くかを、PC上のシミュレータで検証するスキルを身につけます。

3.1 【思考転換】ソフトウェア脳からハードウェア脳へ

C言語やPythonはコードを上から下へ1行ずつ順番に実行する「逐次処理」ですが、Verilog HDLは記述されたすべてのブロックが電源が入った瞬間から「同時に、並列で、常に」物理回路として電気的に駆動し続けます。

教訓： Verilogのコードは、「電子部品（ゲートやレジスタ）の接続図をテキストで表現したもの」であると脳内を切り替えてください。

3.2 【準備】設計を記述するためのテンプレート（雛形）を用意する

コードの記述を始める前に、まず設計を格納するための「入れ物」を用意します。ここは第2章とつながる重要な切り替え点であるため、最初に整理しておきます。

  第2章で用いたもの        第3章で用いるもの
  factory-test            ttsky-verilog-template
  ＝完成した見本           ＝設計用の雛形
  （環境の動作確認用）  →   （自分の設計を記述する用）
  中身は記述しない         中身を自分で記述する

3.2.1 テンプレートを複製（クローン）する

第2章で構築した環境をそのまま使用します。ターミナルを新しく開き直した場合や、第2章から続けて作業していない場合は、先に第2章2.9の「再開時の確認手順（Docker Desktopの起動・Ubuntuの起動・プロジェクトへの移動）」を済ませておいてください。

※以下のコマンドを実行するディレクトリについて： 次のコマンドは、まずホームディレクトリ（~）で実行します。自分が現在どのディレクトリにいるか分からなくなった場合は、pwd コマンドで確認できます（第2章でも触れたとおりです）。

# 1. いま自分がどのディレクトリにいるかを確認する
pwd

# 2. ホームディレクトリ（~）へ移動する
cd ~

# 3. 移動できたかを確認する（/home/ユーザー名 と表示されれば成功）
pwd

# 4. テンプレートを my_chip_project という名前で複製（クローン）する
git clone https://github.com/TinyTapeout/ttsky-verilog-template ~/my_chip_project

# やり直す場合：フォルダごと削除してから、改めて複製（クローン）する
rm -rf ~/my_chip_project
git clone https://github.com/TinyTapeout/ttsky-verilog-template ~/my_chip_project

3.2.2 テンプレートの構成を確認する ― どこに何があるか

複製が完了したら、フォルダの中へ移動し、構成を確認します。どのような要素で構成されているかを最初に把握しておくと、以降の作業で迷いにくくなります。

# 1. プロジェクトのフォルダへ移動する
cd ~/my_chip_project

# 2. 現在のディレクトリを確認する（.../my_chip_project と表示されれば成功）
pwd

# 3. フォルダの中身を一覧表示する
ls -la

主なフォルダ・ファイルは次のとおりです（当面は、太字で示した3つを把握しておけば十分です）。

• src/ ： 設計本体（Verilog）を格納する場所です。本章の中心となります。内部に project.v というサンプルが最初から含まれています。
• test/ ： テスト（動作確認）に用いる場所です。tb.v というテストベンチが最初から含まれています。
• info.yaml ： プロジェクトの設定ファイルです。「トップモジュール名」「使用するVerilogファイル」などを記述します（第4章・第5章で詳しく扱います）。
• README.md ：テンプレート自身の説明書です。不明な点があれば、最初に参照すると参考になります。
• docs/・.github/ など：ドキュメントや、クラウドでの提出（第6章）に用いる設定です。現時点では特に意識する必要はありません。

構成を把握できたら、次節で src/project.v の中身を、自分のLチカ回路へ書き換えていきます。

3.3 【Step 1】設計本体（project.v）をLチカ回路へ書き換える

ここから、テンプレートに含まれるサンプル src/project.v の中身を、自分のLチカ（LED点滅）回路へ書き換えます。前節で確認したとおり、新しいファイルを作成するのではなく、既存の project.v を書き換える方法で進めます。

3.3.1 まず元のサンプルを退避（バックアップ）しておく

書き換えを始める前に、元のサンプルを別名でコピーして残しておきます。こうしておくと、書き換えに失敗しても元に戻せます。

※以下のコマンドを実行するディレクトリについて： 次のコマンドは、プロジェクトのルート（~/my_chip_project）で実行します。現在地が不明な場合は pwd で確認してください。

# プロジェクトのルートにいることを確認（.../my_chip_project と表示されれば成功）
pwd

# 元のサンプルを project.v.bak という名前でコピーして退避する
cp src/project.v src/project.v.bak

コマンドの実行後に何も表示されなければ、コピーは成功しています。project.v.bak が、書き換え前の状態を保存した控えになります。

3.3.2 nanoエディタでproject.vを開き、書き換える

テキストエディタ nano を使って project.v を開き、中身を入れ替えます。

# nanoエディタで project.v を開く
nano src/project.v

nano が起動したら、次の手順で中身を入れ替えます。

1. 既存の内容をすべて削除する： Ctrl + K を押し続けると、カーソル行が次々と削除されます。画面が空になるまで削除してください。
2. 下記のLチカ回路コードを貼り付ける： 下のコードをコピーし、nano の画面へ貼り付けます（貼り付けは Ctrl + Shift + V、または右クリック）。
3. 保存する： Ctrl + O を押します。画面下部に保存先のファイル名（src/project.v）が表示されるので、変更せずに Enter を押すと上書き保存されます。
4. エディタを終了する： Ctrl + X を押すと nano が終了します。

/*
 * Lチカ（LED点滅カウンタ） - 学習用
 * SPDX-License-Identifier: Apache-2.0
 */

`default_nettype none

module tt_um_example (
    input  wire [7:0] ui_in,    // 汎用入力（未使用）
    output wire [7:0] uo_out,   // 汎用出力（uo_out[0] をLEDに使用）
    input  wire [7:0] uio_in,   // 双方向ピン入力（未使用）
    output wire [7:0] uio_out,  // 双方向ピン出力（未使用）
    output wire [7:0] uio_oe,   // 双方向ピン出力有効化（0で入力固定）
    input  wire       ena,      // 電源が入っている間は常に1（無視してよい）
    input  wire       clk,      // クロック
    input  wire       rst_n     // リセット（0でリセット＝負論理）
);

    // 24ビットのカウンタ。clkの立ち上がりごとに+1される。
    reg [23:0] counter;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            counter <= 24'b0;          // 非同期リセット
        end else begin
            counter <= counter + 1'b1; // カウントアップ
        end
    end

    // カウンタの最上位ビットをLED（uo_out[0]）へ接続。残りのビットは0で固定。
    assign uo_out  = {7'b0, counter[23]};
    assign uio_out = 8'b0;
    assign uio_oe  = 8'b0;

    // 未使用の入力を明示的にまとめて、警告を抑制する
    wire _unused = &{ena, ui_in, uio_in, 1'b0};

endmodule

3.3.3 書き換えた内容を確認する

保存できたら、ファイルの中身を表示して、意図したとおりに書き換わっているかを確認します。

# project.v の中身を表示して確認する
cat src/project.v

表示された内容が、先ほど貼り付けたLチカ回路コードと一致していれば、書き換えは成功です。

3.3.4 【最小Verilog解説】このコードを読むために必要な5つの要素

3.1で触れたとおり、このLチカコードはVerilogのごくわずかなルールで読み解けます。ここでは、上のコードに登場する5つの要素に絞って解説します。これだけ把握すれば、コードが何をしているかを追えます。

この5つを手がかりに、もう一度コードを眺めてみてください。「module で回路を定義し、reg のカウンタを用意し、always でクロックごとに <= で1ずつ増やし、その値を output のLEDへつないでいる」という流れが読み取れれば、Lチカ回路の理解としては十分です。

 1. `default_nettype none      ← 冒頭の宣言
 2. module 名 ( 入出力の宣言 );  ← 外部とつなぐ信号の定義
 3. 内部信号の宣言（reg / wire）← counter など
 4. always ブロック            ← クロックに同期する処理（カウンタ本体）
 5. assign による出力への接続   ← 出力ピンへのつなぎこみ
 6. 未使用信号の処理（_unused）
 7. endmodule

3.4 【Step 2】動作を確認するための「テストベンチ」を用意する

設計本体（project.v）はLチカ回路になりましたが、回路は単体では動きを確認できません。クロックやリセットといった入力信号を外から与える仕組みが必要です。その役割を担うのがテストベンチです。テストベンチは test/ フォルダ内の tb.v に記述します。

3.4.1 元のtb.vを退避し、書き換える

設計本体のときと同様に、まず元の tb.v を退避してから書き換えます。

※以下のコマンドを実行するディレクトリについて： 次のコマンドは、プロジェクトのルート（~/my_chip_project）で実行します。

# 元の tb.v を tb.v.bak として退避する
cp test/tb.v test/tb.v.bak

# nanoエディタで tb.v を開く
nano test/tb.v

nano が開いたら、3.3と同じ手順（Ctrl + K で全削除 → 下記を貼り付け → Ctrl + O → Enter → Ctrl + X）で、次のテストベンチに置き換えます。

`timescale 1ns / 1ps
`default_nettype none

module tb;

    reg [7:0] ui_in;
    reg [7:0] uio_in;
    reg ena;
    reg clk;
    reg rst_n;

    wire [7:0] uo_out;
    wire [7:0] uio_out;
    wire [7:0] uio_oe;

    // Lチカ回路（tt_um_example）をインスタンス化（回路を1個分、組み込む）
    tt_um_example uut (
        .ui_in   (ui_in),
        .uo_out  (uo_out),
        .uio_in  (uio_in),
        .uio_out (uio_out),
        .uio_oe  (uio_oe),
        .ena     (ena),
        .clk     (clk),
        .rst_n   (rst_n)
    );

    // クロックを宣言時に0で初期化しておく（不定値から始まるのを避けるため）
    initial clk = 1'b0;

    // 50MHz相当のクロックを発生させる（10nsごとに反転＝20ns周期）
    always #10 clk = ~clk;

    initial begin
        $dumpfile("tb.vcd");   // 波形をtb.vcdに記録する
        $dumpvars(0, tb);

        // 初期値を設定する
        rst_n  = 0; // リセット状態にする
        ena    = 1;
        ui_in  = 8'b0;
        uio_in = 8'b0;

        #40;        // 40ns待機（リセットを十分な期間維持する）
        rst_n = 1;  // リセットを解除する

        #1000000;   // 1ミリ秒分のシミュレーションを実行する
        $display("Simulation finished.");
        $finish;
    end

endmodule

3.5 【Step 3】シミュレーションを実行する

設計本体とテストベンチがそろったので、シミュレーションを実行します。ここでは、設計の論理が意図どおりに動くかを、PC上で確認します。

3.5.1 シミュレーション用ツールを確認・導入する

シミュレーションには iverilog（Icarus Verilog）と、波形を表示する gtkwave を用います。まず、これらが導入済みかどうかを確認します。

# iverilog / vvp / gtkwave が導入済みかを確認する
which iverilog vvp gtkwave

3つのパス（たとえば /usr/bin/iverilog など）が表示されれば導入済みです。何も表示されない場合は、次のコマンドで導入します。

# シミュレーション用ツールを導入する
sudo apt update && sudo apt install -y iverilog gtkwave

導入後、もう一度 which iverilog vvp gtkwave を実行し、3つのパスが表示されることを確認してください。

3.5.2 コンパイルしてシミュレーションを実行する

テストベンチと設計本体を組み合わせてコンパイルし、シミュレーションを実行します。

※以下のコマンドを実行するディレクトリについて： 次のコマンドは、プロジェクトのルート（~/my_chip_project）で実行します。

# 1. テストベンチ(tb.v)と設計本体(project.v)をまとめてコンパイルし、sim.vvp を作る
iverilog -o sim.vvp test/tb.v src/project.v

# 2. コンパイル結果を実行し、波形ファイル tb.vcd を生成する
vvp sim.vvp

コマンド2を実行して、画面に Simulation finished. と表示されれば、シミュレーションは正常に完了しています。

# 波形ファイルが生成されたかを確認する
ls -la tb.vcd

3.5.3 波形ビューワ（GTKWave）を起動する

生成した波形ファイルを、波形ビューワ gtkwave で開きます。

# 波形ビューワGTKWaveで tb.vcd を開く（末尾の & で、ターミナルを引き続き使えるようにする）
gtkwave tb.vcd &

しばらくすると、Windows側にGTKWaveのウィンドウが表示されます。初回の起動には時間がかかる場合があります。表示されるまで、操作せずに待ってください。

GTKWaveの画面が表示されたら、次節で波形の読み方を確認します。

3.6 【波形の読み方】コードと波形を対応づけて理解する

本節は本章の山場です。GTKWaveに表示された波形を読み解き、「3.3で記述したコードのどの部分が、波形のどの動きに対応しているか」を確認します。コードと波形を結びつけて見ることで、3.1で述べた「Verilogは回路の接続図を文章にしたもの」という考え方が、実感としてつかめるようになります。

3.6.1 GTKWaveの画面構成

GTKWaveの画面は、大きく3つの領域に分かれています。

• SST（左上）： 回路の階層をツリー表示する領域です。テストベンチ tb や、その中に組み込んだ回路 uut が並びます。
• Signals（左下）： 選んだ階層に含まれる信号（clk や counter など）の一覧が表示される領域です。
• Waves（右側）： 選んだ信号の波形が、時間を横軸として表示される領域です。

3.6.2 信号を選んで波形に表示する

次の手順で、見たい信号を波形領域へ追加します。

1. 左上のSST領域で、tb の左にある三角マーク（▶）をクリックして展開します。すると、その中に uut（組み込んだLチカ回路）が現れます。
2. tb をクリックすると、左下のSignals領域に clk・rst_n・uo_out などの信号が一覧表示されます。
3. 見たい信号を選び、左下の 「Append」ボタンを押すと、右側の波形領域に追加されます。複数の信号は、Ctrl を押しながらクリックすることでまとめて選べます。
4. まずは clk・rst_n・uo_out を追加してみてください。

3.6.3 表示範囲を調整する（ズーム操作）

信号を追加した直後は、表示範囲がごく狭い時間に絞られているため、波形が平らな線に見えることがあります。画面上部のメニューやツールバーのズーム機能で、表示範囲を全体に広げます。

• 全体を表示する： メニューの「Time」→「Zoom」→「Zoom Best Fit」を選ぶと、シミュレーション全体が画面に収まります。
• 拡大・縮小する： ツールバーの虫眼鏡アイコン（「+」が拡大、「-」が縮小）で、見たい範囲を調整します。縮小すると表示の時間単位が ps から ns、さらに us へと変化していきます。

3.6.4 カウンタの動きを表示する

Lチカ回路の心臓部である counter の動きも確認します。counter は回路内部の信号なので、uut の階層から追加します。

1. SST領域で tb を展開し、現れた uut をクリックします。
2. 左下のSignals領域に counter[23:0] が表示されるので、これを選んで「Append」で追加します。
3. 適度なズームに調整すると、counter の値が16進数で次々と変化していく様子が見えます。

3.6.5 【本章の核心】コードと波形の対応

ここで、3.3・3.4で記述したコードと、いま見ている波形を対応づけてみます。「コードにこう書いたから、波形がこう動く」という因果のつながりを確認することが、本章の理解の中心です。

  コードの記述                         波形に現れる動き
 ───────────────────────────────────────────────────────────────
  always #10 clk = ~clk;          →   clk が 20ns周期で 0↔1 を繰り返す
  （10nsごとにclkを反転）               （規則的な矩形波として見える）

  rst_n = 0; ... #40; rst_n = 1;  →   rst_n が最初の40nsだけ0、その後1
  （40ns後にリセット解除）               （最初に1段低い区間として見える）

  always @(posedge clk)            →   clk の立ち上がりのたびに
    counter <= counter + 1;            counter の値が 1 ずつ増える
  （クロックごとに+1）                   （値が切り替わる位置がclkと一致）

  assign uo_out =                  →   counter[23] がまだ 0 のため、
    {7'b0, counter[23]};               uo_out は 00 のまま
  （最上位ビットをLEDへ接続）            （後述のとおり、点滅には時間が必要）

とりわけ counter の値が変化する位置と、clk が立ち上がる位置が一致していることに注目してください。これは、always @(posedge clk) という記述が「クロックの立ち上がりごとに処理する」という意味であることが、波形の上で確認できている状態です。コードに書いたとおりに、回路が時間にそって動いていることを、目で確かめられます。

3.6.6 【重要】LED（uo_out）が点滅しない理由と、合否の判断

3.7 この章のまとめ

本章では、テンプレートを用意するところから始め、設計本体（project.v）をLチカ回路へ書き換え、テストベンチを用いてシミュレーションを実行し、波形からその動作を読み解くまでを行いました。到達したことを整理します。

• 設計の入れ物を用意した： ttsky-verilog-template を複製（クローン）し、その構成（src/・test/・info.yaml）を把握しました。
• 自分の回路を記述した： サンプルの project.v を、24ビットカウンタによるLチカ回路へ書き換えました。あわせて、コードを読むために必要な最小限のVerilog（module／入出力／reg・wire／always／<=）を確認しました。
• 動作を検証した： テストベンチでクロックとリセットを与え、シミュレーションを実行し、波形で counter のカウントアップを確認しました。これにより、回路の論理が意図どおりであることを、製造前にPC上で確かめられました。

ここで確認したのは、あくまで「論理が正しいか」という段階です。次章（第4章）では、この論理をシリコン上の物理的な形（レイアウト）へ変換する物理設計へ進み、回路が実際のチップとしてどのような姿になるのかを見ていきます。