半導体設計民主化のための自作RISC-V SoC実践編

第13章　テープアウト ― LibreLane / OpenROAD でシリコンへ

前章で機能の正しさを固め、サインオフ前チェックリストを通しました。いよいよ、固めたRTLを"本物のシリコン"へ渡す番です。これがテープアウト――かつては数億円と大企業の設備を要した工程が、いまやオープンソースのEDAツールと、無料で公開されたPDK、そして低コストの相乗りシャトルによって、個人や小チームの手に届くようになりました。本章は、そのASIC化の本筋への入口を概観します。RTLからGDSIIへの自動フロー、製造前の物理サインオフ（DRC/LVS/STA）、そして「誰がどう作ってくれるのか」という、流動的で正直に語るべき現実までを扱います。

13.1　テープアウトとは ― RTLを、戻れない形へ

テープアウトとは、検証し終えた設計（RTL）を、製造用のレイアウトデータ（GDSII）に変換し、ファウンドリ（製造工場）へ送ることです。語源は、昔データを磁気テープで送り出した名残、とされます。第12章で「一発勝負」と言ったのはこの瞬間のため。送ったら戻れないからこそ、前章の徹底検証があったのです。本章は、その「送る」ための道具と段取りを見ます。

13.2　民主化を可能にした"三本柱"

個人がチップを作れるようになったのは、三つのものがすべてオープンに揃ったからです。どれが欠けても成立しません。

※sky130とは（参考）。 Googleが米SkyWater社と公開した130nmのオープンPDK。最先端ではないものの、「誰でも使える製造ルール」が公開された意義は極めて大きく、個人ASICの扉を開いた、とされます。GF180（180nm）やIHP（130nm）も同様にオープンPDKとして使われています。

13.3　LibreLane と OpenROAD ― RTLを自動でGDSへ

LibreLane（かつて OpenLane と呼ばれた流れをくむ、とされる）は、RTLを入れるとGDSIIが出てくる自動化フローです。その内部で、配置配線という最も重い処理を担うのがOpenROAD。利用者は、設計名やクロック目標などを設定ファイルで与えると、フローが各工程を順に流してくれます。

 LibreLane が束ねる RTL→GDSII フロー（概観）
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   RTL（検証済み・第12章） ＋ 設定（設計名／クロック周期／面積 など）
        ↓  論理合成（RTL → 標準セルのネットリスト）
        ↓  フロアプラン（チップの外形・電源・配置の枠を決める）
        ↓  配置（セルを並べる）          ┐
        ↓  クロックツリー合成（CTS）      │ ← この辺りを OpenROAD が担う
        ↓  配線（セル間を金属で結ぶ）     ┘
        ↓  各種チェック → GDSII（製造用レイアウト）
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   ※ 合成は yosys、検証系は magic/klayout/netgen 等、複数のOSSをフローが呼ぶ、とされる。

※LibreLane は奥が深い（範囲の断り）。 設定の詰め方、面積とタイミングのトレードオフ、各工程の調整は、それ自体が一つの大きな主題です。本章はSoC実践編の"入口"として全体像を示すに留め、深い実務は専用の学習（LibreLane に特化した教材や公式ドキュメント）に委ねます。

13.4　サインオフ：DRC / LVS / STA ― 物理の最終チェック

第12章の検証は「論理として正しいか（機能）」でした。テープアウトでは、それに加えて「物理として作れるか・図面どおりか・速度が出るか」を確かめます。これがサインオフの三点セットです。

これらは多くがフローに組み込まれていますが、"通った"の意味を理解して読むことが大切です。第12章の機能サインオフに、この物理サインオフが積み重なって、初めて「送ってよい」状態になります。

13.5　シャトル（MPW）で安く出す ― 相乗りという発明

個人がチップを安く作れる鍵が、MPW（Multi-Project Wafer＝多プロジェクト相乗り）です。1枚の高価なウェハに多数の設計を一緒に載せて製造し、費用を分け合う。とりわけTiny Tapeoutは、各設計を小さな"タイル"に区切ってさらに多人数を相乗りさせ、一人あたりの費用を劇的に下げた、とされます。

 MPW（相乗り）の考え方
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   1枚のウェハ ＝ とても高価
        ↓ 1人で1枚は無理
   多数の設計を1枚に相乗り（MPW）→ 費用を頭割り
        ↓ さらに細かく
   Tiny Tapeout：1設計を小さなタイルに → 数百人規模で相乗り → 一人数千円〜（とされる）
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   ※ 受け取りは専用のデモ基板＋ブレイクアウト基板で扱う形が用意される、とされる。

13.6　【正直な現状】民主化のインフラは、強い。だが、もろい

ここは、本講座が誠実でありたい場面です。三本柱のうち、①オープンEDA（LibreLane/OpenROAD）と②オープンPDK（sky130/GF180/IHP）は、すでに定着した堅い土台です。一方で、③製造を実際に担うシャトルの提供体制は、変動が大きい。事実、2025年には、オープンシリコンの草分けで多くの個人テープアウトとTiny Tapeoutの製造を支えてきた Efabless（chipIgnite）が、資金難で運営を停止しました。これは、製造という資本集約的で、誰かが担い続けねばならない層の脆さを露わにしました。

13.7　我々のSoCを、どう載せるか

最後に、ここまで作ってきた自作SoCを、現実的にどうテープアウトへ運ぶかの設計判断です。正直に言えば、五感・運動・映像まで盛り込んだフル構成を、いきなり小さなタイルに載せるのは無理があります（面積・規模の制約）。だから段取りはこうです。

• まず小さく、確実に。 最小SoC（CPU＋RAM＋少数の周辺＝M1〜M2相当）や、特徴的な周辺1つを、低速・小面積でまずシリコン化し、「自分の設計が本当に動くチップになる」を体験する。
• 規模に応じて便を選ぶ。 タイル型（Tiny Tapeout）で小さく出すか、より大きな面積の枠を使うかは、規模・予算・現在の提供状況で選ぶ（断定回避）。
• FPGAで固めてから。 第12章までの検証と、できればFPGA実機での確認を経たRTLだけを送る。シミュPASS≠実機を忘れない。
• 受け取りと評価まで見据える。 数ヶ月後に届くチップを、どう基板に載せて評価するか（次章・終章）まで含めて計画する。

13.8　提出前チェック（物理サインオフ＋シャトルの作法）

 テープアウト提出前チェック（第12章の機能サインオフに積み増す）
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   □ 機能サインオフ済み（第12章のチェックリストを通過）
   □ 物理サインオフ：DRC クリーン／LVS 一致／STA 目標クロックで成立
   □ ターゲットPDKを確定（sky130 / GF180 / IHP … 便に合わせる）
   □ 面積・タイル数・ピン制約が、選んだ便の枠に収まる
   □ クロック目標を現実的に（無理なら下げる。動くことが最優先）
   □ 提出フォーマット・締切・作法を、選んだシャトルの最新公式で確認
   □ 受け取り後の評価手段（基板・治具）の見通し（次章・終章）
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   ※ ツール版・PDK・便はすべて [改訂マーカー]。提出時点の公式が最終。

13.9　この章のまとめ

• テープアウト＝戻れない一歩： 検証済みRTLをGDSIIにしてファウンドリへ。だから第12章の徹底検証があった。
• 三本柱で民主化： オープンEDA（LibreLane/OpenROAD）＋オープンPDK（sky130/GF180/IHP）＋低コストMPWシャトル（Tiny Tapeout）。
• LibreLaneが束ね、OpenROADが配置配線： RTL→合成→配置→CTS→配線→GDSII。設定で指示し、フローが流す。
• 物理サインオフ： DRC（作れるか）・LVS（図面どおりか）・STA（速度が出るか）。機能サインオフ（第12章）に積み増す。
• 強くて、もろい： ツールとPDKは堅い土台。だが製造（シャトル）の層は資本集約で脆く、Efablessの停止が示した。コミュニティと公的支援で組み直され、IHP/GF180等へ広がった。最新は必ず公式で。
• 我々は小さく確実に： フル構成をいきなりでなく、最小SoCや特徴的周辺から。FPGAで固めてから送る。

設計を、シリコンへ送り出す道筋ができました。けれど、チップは数ヶ月後に"部品"として届きます――そのままでは使えません。次章は、届いた実チップを動かすための基板（PCB）を、KiCadで設計します。外部Flash・RAM・水晶・電源・各種コネクタを載せ、実用ボードとして完成させる――本講座のゴール、第14章：基板化（PCB・KiCad）です。