アナログIC設計入門

目的
magic を起動し、sky130A の設計規則が読み込まれた状態にする。

前提
第2章で $PDK_ROOT が /foss/pdks になっていることを確認している。

入力

cd /foss/designs/inverter
magic -rcfile $PDK_ROOT/sky130A/libs.tech/magic/sky130A.magicrc &

画面

File Edit Cell Window Layers Drc Options Devices 1 Devices 2  [DRC]
Loaded: inverter  Editing: inverter  Tool: box  Technology: sky130A
                                       box (+0 +0) to (+0.01 +0.01) microns

読み方
上部のバーに Technology: sky130A が表示されていれば、設計規則が読み込まれています。tech name を打つ必要はありません。
その左の [DRC] は、設計規則の検査が有効かを示します。
右端に現在の box の位置がµm単位で表示されます。box コマンドを実行すると、この表示が変わります。
画面の右側はレイヤーのパレットです。nwell、ndiffusion、ndcontact、psubstratepcontact など、使用できる層の名前が一覧で並びます。6.3節で扱う層名は、ここで確認できます。

確定したこと
sky130A の設計規則が読み込まれた状態で magic が動作している。

Could not find file 'sky130A.tech' in any of these directories:
         . $CAD_ROOT/magic/sys $CAD_ROOT/magic/sys/current
Failed to load technology "sky130A"

box -1.9um -1.52um -1.07um -0.88um
select area psd
move e 1um

塗る前      2,063バイト   << m1 >> なし
paint 後    2,143バイト   << m1 >> あり
undo 後     2,105バイト   << m1 >> なし

【図6-1】NMOSの平面構成

              poly（ゲート）
                  │
        ┌─────────┼─────────┐
        │  ┌──────┼──────┐  │
   ─────┼──┤ ndiff（拡散層）├──┼─────
        │  └──────┼──────┘  │
        └─────────┼─────────┘
                  │
       ソース  ← ゲート →  ドレイン

  ndiff と poly が交差した部分がトランジスタになる。
  交差部分の縦の長さが W、poly の横幅が L。
  ゲートの左右の ndiff がソースとドレイン。

【図6-2】配置の2案

  (A) 縦積み                      (B) 横並び
  ┌──────────────┐              ┌───────────┬───────────┐
  │  nwell       │              │  nwell    │           │
  │ ┌──────────┐ │              │ ┌───────┐ │ ┌───────┐ │
  │ │  PMOS    │ │              │ │ PMOS  │ │ │ NMOS  │ │
  │ └──────────┘ │              │ └───────┘ │ └───────┘ │
  ├──────────────┤              └───────────┴───────────┘
  │ ┌──────────┐ │
  │ │  NMOS    │ │               ゲートを1本の poly で
  │ └──────────┘ │               接続できない
  └──────────────┘

  ゲートを1本の poly で
  縦に貫通できる

【判断点 D05】レイアウトをどう配置するか

決めること
縦積み（A）、横並び（B）、またはフィンガー分割のいずれにするか。

材料
・NMOS: W=1µm、PMOS: W=3.5µm（D02で決定）、L=0.15µm
・目的：学習用。面積の最適化は目的としない
・後続工程：DRC、抽出、LVS、GDS出力

相談
質問：
「sky130でCMOSインバータのレイアウトを手作業で作成します。配置の候補を3つ、それぞれ何を犠牲にするかとともに挙げてください。手作業での作成しやすさも評価してください。」

返答
1. 縦積み。ゲートを1本のpolyで接続できるため配線が単純。標準セルと同じ構成で参考資料が多い。縦方向に長くなる
2. 横並び。ウェルの形状が単純。ゲート間の接続に配線が1本必要
3. フィンガー分割。PMOSを2本に分割して幅を確保する。面積効率が高いが、手作業では複雑

決定
1（縦積み）。
理由：描画する図形が最も少ないこと。構造が単純なほうが第7章でLVS不一致の原因を特定しやすいこと。

検証
本講座の手順で作成したところ、DRC 0件、第7章のLVSも一致しました（6.6節、6.7節）。
判定：◯

目的
PMOSとウェルタップを配置する領域を確保する。

入力
magic のコマンド欄で実行します。

load inverter
box -2.1um 1.6um 1.2um 6.5um
paint nwell

読み方
3.3µm × 4.9µm の領域です。nwell の最小幅は 0.84µm（規則 nwell.1）なので余裕があります。
左側を大きく取っているのは、段階5でウェルタップを nwell の中に置くためです。

確定したこと
PMOS を置く領域ができた。この時点のDRC件数：0

入力

box -0.8um -0.5um 0.8um 0.5um
paint ndiff
box -0.075um -0.7um 0.075um 0.7um
paint poly

読み方
ndiff は縦が 0.5−(−0.5) = 1.0µm です。これがチャネル幅 W になります。第4章の表4-2で決めた 1.0µm がここに現れます。
poly は横幅が 0.075−(−0.075) = 0.15µm です。これがチャネル長 L です。
poly の縦は −0.7µm から 0.7µm で、拡散層（−0.5〜0.5µm）より上下に 0.2µm ずつ長く伸ばしています。拡散層の端でちょうど終わると、ポリシリコンの張り出しに関する規則に違反します。
横幅を 1.6µm と広めに取っているのは、段階6でコンタクトを置く余地を確保するためです。

確定したこと
NMOS ができた。ソースとドレインは poly の左右の ndiff である。この時点のDRC件数：0

入力

box -0.8um 2.15um 0.8um 5.65um
paint pdiff
box -0.075um -0.7um 0.075um 5.85um
paint poly

読み方
pdiff の縦は 5.65−2.15 = 3.5µm です。これが PMOS の W です。D02 で決めた 3.5倍が、ここで図形の寸法になります。
NMOS が 1.0µm、PMOS が 3.5µm なので、PMOS のほうが3.5倍長い長方形になります。
2つ目の box は、NMOS の poly の下端（−0.7µm）から PMOS の poly の上端（5.85µm）までを1本で塗る指定です。これで両方のゲートが1本の poly でつながります。縦積み配置（D05）を選んだ理由がここに現れます。

確定したこと
トランジスタ2個ができ、ゲートがつながった。この時点のDRC件数：0

入力

box -0.25um 0.82um 0.25um 1.38um
paint poly

読み方
ゲートの poly は幅 0.15µm ですが、この幅ではコンタクトを置けません。コンタクトを置く箇所だけ幅を 0.5µm に広げます。
位置は NMOS と PMOS の間（y = 0.82〜1.38µm）で、どちらのトランジスタにもかからない高さです。

確定したこと
ゲートにコンタクトを置ける形になった。この時点のDRC件数：0

入力

box -1.9um -1.52um -1.07um -0.88um
paint psd
box -1.78um -1.4um -1.19um -1.0um
paint psc
box -1.9um 5.78um -1.07um 6.22um
paint nsd
box -1.78um 5.9um -1.19um 6.1um
paint nsc

読み方
psd は基板タップの拡散層、psc はそのコンタクトです。コンタクトは拡散層より 0.12µm 内側に置きます。囲みが足りないと licon.7 の違反になります。
nsd / nsc はウェルタップで、nwell の中（y = 5.78〜6.22µm）に置きます。
どちらも左側（x = −1.9〜−1.07µm）に寄せています。トランジスタの拡散層から 0.27µm 以上離す必要があるためです（規則 diff/tap.3）。

確定したこと
タップができた。この時点のDRC件数：16

入力

box -0.7um -0.44um -0.5um 0.44um
paint ndc
box 0.5um -0.44um 0.7um 0.44um
paint ndc
box -0.7um 2.21um -0.5um 5.59um
paint pdc
box 0.5um 2.21um 0.7um 5.59um
paint pdc
box -0.17um 0.9um 0.17um 1.3um
paint pc

読み方
ndc と pdc は拡散層のコンタクトです。ゲートの左右に1本ずつ、計4本置きます。左がソース、右がドレインです。
コンタクトは拡散層より 0.06µm 内側に置きます。ndiff が −0.5〜0.5µm なので、コンタクトは −0.44〜0.44µm です。囲みが足りないと licon.5c の違反になります。
pc は poly のコンタクトです。段階4で広げた箇所（−0.25〜0.25µm）より 0.08µm 内側の −0.17〜0.17µm に置きます。

確定したこと
コンタクトができた。この時点のDRC件数：56

目的
コンタクトの上に li1 を敷き、4つの端子を作る。

入力

box -1.9um -1.52um -0.42um -0.42um
paint li1
box -0.78um -0.58um -0.42um 0.58um
paint li1
box -1.9um 5.57um -0.42um 6.22um
paint li1
box -0.78um 2.07um -0.42um 5.73um
paint li1
box 0.42um -0.58um 0.78um 5.73um
paint li1
box -0.25um 0.82um 0.25um 1.38um
paint li1

読み方
1本目と2本目が VSS の配線です。NMOSのソース（左側のコンタクト）と基板タップをつなぎます。
3本目と4本目が VDD の配線で、PMOSのソースとウェルタップをつなぎます。
5本目が OUT で、NMOSとPMOSのドレイン（右側のコンタクト）を縦につなぎます。
6本目がゲートの poly コンタクトの上に乗る配線で、IN になります。
いずれも、下にあるコンタクトより 0.08µm 外側まで広げています。囲みが足りないと li.5 の違反になります。

確定したこと
配線ができた。この時点のDRC件数：0　段階5と段階6で出た違反がすべて解消した。

ラベルとポートの設定
LVSはこの名前で照合します。名前を付けるだけでなく、端子として登録する必要があります。

box -1.7um -1.3um -1.6um -1.2um
label VSS 0 li1
port make 1
box -1.7um 5.9um -1.6um 6.0um
label VDD 0 li1
port make 2
box 0.5um 1.0um 0.6um 1.1um
label OUT 0 li1
port make 3
box -0.1um 1.0um 0.0um 1.1um
label IN 0 li1
port make 4
save inverter

読み方
label <名前> 0 li1 は、指定した box の位置に li1 層のラベルを置く指定です。末尾の層名を省略すると、配線のない場所にラベルが置かれる場合があります。
port make <番号> は、そのラベルを端子として登録する指定です。この行がないと、抽出したネットリストに端子が出ません。

確定したこと
レイアウトが完成した。DRC 0件。

目的
描いた図形が製造できる形状かを検査する。件数と、違反した規則の名前を得る。

入力
件数を記録するため、コマンドから実行します。drc.tcl を作成します。

drc euclidean on
load inverter
select top cell
drc check
drc catchup
puts "TOTAL=[drc list count total]"
foreach e [drc listall why] { puts $e }
quit -noprompt

実行します。

magic -dnull -noconsole \
  -rcfile $PDK_ROOT/sky130A/libs.tech/magic/sky130A.magicrc drc.tcl

画面（違反がある場合の例）

TOTAL=2
Metal1 spacing < 0.14um (met1.2)
{2020 0 2028 2000} {1992 0 2000 2000}
Metal1 > 3um spacing to unrelated m1 < 0.28um (met1.3b)
{2020 0 2056 2000} {1964 0 2000 2000}

読み方
TOTAL= の数字が違反の総数です。0 なら合格です。
括弧の中（met1.2）が規則の名前です。これが直し方を決めます。公式の設計規則書で該当項目を確認できます。
続く波括弧は違反箇所の座標で、単位は magic の内部単位（0.005µm）です。
件数と箇所の数は一致しません。上の例は2件ですが、同じ場所を2つの規則が指しています。1箇所を直せば2件とも消えます。

確定したこと
図形が規則に違反しているかどうか。違反の直し方はまだ決まっていない（D06、6.7節）。

inverter 2

Makefileへの追加

drc:
	magic -dnull -noconsole \
	  -rcfile $(PDK_ROOT)/sky130A/libs.tech/magic/sky130A.magicrc drc.tcl

第5章の make check に加え、make drc が使用できるようになります。

【判断点 D06】どのエラーから修正するか

決めること
発生したエラーのうち、設計上の問題によるものと、他のエラーに付随して発生しているものを区別し、修正の順序を決める。

材料
・drc listall why の出力（規則の名前、件数、座標）
・cat inverter.mag の内容
・PDK名と magic のバージョン

相談
質問：
「magicのDRCで発生したエラーです。設計上の問題によるものと、他のエラーに付随して発生しているものに分類してください。そのうえで修正の順序を提案し、それぞれ何を修正すればよいか記載してください。」

返答
1. レイヤーの過不足（例：nwellがPMOSを覆っていない）
2. 囲み量（enclosure）の不足（例：拡散層がコンタクトを覆っていない）
3. 間隔（spacing）の不足（例：拡散層同士が近すぎる）
4. 最小寸法（width）の不足（例：li1が細すぎる）
理由：上位の項目を修正すると、下位の項目のエラーが同時に解消される場合が多いため。

決定
上記の順序で修正する。

検証
本講座の作成過程で実際に発生した違反と、その解消の推移を6.8節に記載します。
判定：◯　囲み量の修正が最も多くの違反を解消しました（32件→15件）。